如何快速找到組合邏輯生成的時鐘

       組合邏輯生成的時鐘，在FPGA設計中應該避免，尤其是該時鐘扇出很大或者時鐘頻率較高，即便是該時鐘通過BUFG進入全局時鐘網絡。        組合邏輯生成時鐘的典型特徵是在網表中我們能夠看到LUT（查找表）的輸出直接連接或通過BUFG連接到時序邏輯單元比如觸發器的時鐘端口。最直接的危害是組合邏輯可能會產生毛刺（Glitch），從而導致電路功能錯誤。看個案例，如下圖所示。由於毛刺的存在

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