Xilinx Vivado器件分配管腳：LVDS差分電平信號如何分配管腳？

引用：https://www.cnblogs.com/YangGuangPu/p/11478487.html 最近在把Quartus Prime 15.1的工程移植到Vivado 2019.1，須要改變的地方仍是不少的，先記一下差分信號在FPGA中的收發管腳定義和配置。以LVDS信號爲例吧。 在7 Series FPGA & ZYNQ-7000 All Programmable SoC Libra

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