FPGA 靜態顯示數碼管

 顯示0~9code module seg_sel_led( input sys_clk, input sys_rst_n, output reg [5:0] sel, output reg [7:0] seg_led ); parameter MAX_NUM=25'd2500_0000; reg [24:0] cnt; reg [3:0]num; reg flag; //0.5

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