FPGA的學習：數碼管靜態顯示的實現（二）
接着將控制模塊的時序圖畫出來。 按照時序圖編寫代碼。web `timescale 1ns/1ns
module hc595_ctrl
(
input wire sys_clk , //系統時鐘，頻率50MHz
input wire sys_rst_n , //復位信號，低有效
input wir
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