第一篇 FPGA/CPLD軟硬件開發設計（14學時）第一部分 FPGA/CPLD基本概念以及Verilog HDL設計（5學時）
算法
第二部分 FPGA/CPLD開發環境、IP核生成工具、測試激勵生成器、ModelSim仿真工具、約束、輔助設計工具、配置工具以及在線邏輯分析儀（5學時）編程
第三部分開發板設計原理以及實驗（4學時）微信
第二篇利用FPGA/CPLD開發實時通訊系統的的重要設計方法及課題實訓（12學時）第一部分基於實時通訊系統的模塊化設計方法和技巧（3學時）分佈式
基於實時通訊系統的模塊化設計方法和技巧模塊化
基於實時通訊系統的模塊化設計課題實訓工具
第二部分基於實時通訊系統的流水線設計方法和技巧（3學時）學習
基於實時通訊系統的流水線設計方法和技巧測試
基於實時通訊系統的流水線設計課題實訓ui
第三部分基於實時通訊系統的乒乓操做設計方法和技巧（3學時）編碼
基於實時通訊系統的乒乓操做設計方法和技巧
基於實時通訊系統的乒乓操做設計課題實訓
第四部分基於實時通訊系統的時鐘設計方法和技巧（3學時）
基於實時通訊系統的時鐘設計方法和技巧
基於實時通訊系統的時鐘設計課題實訓
第三篇 FPGA/CPLD在軟件無線電中的工程應用與工程課題實訓（29學時）第一部分軟件無線電系統概述?? （1學時）
軟件無線電系統概述
軟件無線電的三種結構形式
第二部分 System View以及無線通訊系統仿真設計（3學時）
System View的設計方法和技巧
基於System View的無線通訊系統仿真設計
第三部分基於FPGA/CPLD的數據採集系統工程應用與工程課題實訓（3學時）
Nyquist採樣以及能夠實現頻譜搬移的帶通採樣（欠採樣）
在實時通訊系統中如何選取適當的採樣頻率去除混疊信號
基於FPGA/CPLD的數值運算以及Q表示法進行數的定標
基於FPGA/CPLD的帶通採樣（欠採樣）工程應用以及工程課題實訓
第四部分基於FPGA/CPLD的數字濾波器工程應用與工程課題實訓（4學時）
乘累加結構以及分佈式算法的FIR數字濾波器
SystemView如何產生濾波器係數
MATLAB如何產生濾波器係數
基於FPGA/CPLD的FIR數字濾波器工程應用以及工程課題實訓
基於FPGA/CPLD的高斯濾波器工程應用以及工程課題實訓
第五部分基於FPGA/CPLD的數字上下變頻工程應用與工程課題實訓（5學時）
基於FPGA/CPLD的本地載波產生原理與工程應用
基於FPGA/CPLD的數字上變頻原理與工程應用
基於FPGA/CPLD的數字下變頻原理與工程應用
基於FPGA/CPLD的數字上下變頻工程課題實訓
第六部分基於FPGA/CPLD的數字調製解調工程應用與工程課題實訓（5學時）
數字調製解調的基本原理、設計方法以及影響選擇數字調製方式的因素
基於FPGA/CPLD的ASK調製解調工程應用以及工程課題實訓
基於FPGA/CPLD的PSK調製解調工程應用以及工程課題實訓
基於FPGA/CPLD的MSK調製解調工程應用以及工程課題實訓
基於FPGA/CPLD的GMSK調製解調工程應用以及工程課題實訓
第七部分基於FPGA/CPLD的多速率信號處理工程應用與工程課題實訓（3學時）
多速率信號處理概述以及取樣率變換性質
基於FPGA/CPLD的抽取工程應用以及工程課題實訓
基於FPGA/CPLD的插值工程應用以及工程課題實訓
第八部分基於FPGA/CPLD的同步技術工程應用與工程課題實訓（5學時）
基於FPGA/CPLD的載波同步工程應用與工程課題實訓
基於FPGA/CPLD的位同步工程應用與工程課題實訓
基於FPGA/CPLD的幀同步工程應用與工程課題實訓
第四篇項目實訓(30學時)
項目名稱：基於GMSK調製方式的高速數字化無線通訊系統
核心技術：帶通採樣（欠採樣）、數字下變頻、GMSK調製解調、位同步、抽樣判決、幀同步、數字上變頻、帶通濾波、高斯濾波、抽取、插值、低通濾波。（注：這些核心技術所有是經過軟件編程的方式實現）
項目主要內容：該通訊系統有兩部分組成，一部分爲高速數字化無線通訊發射機；一部分爲高速數字化無線通訊接收機；
項目要求：在基於FPGA設計的高速數字化無線通訊發射機中，信源碼速率爲100KHz，通過適當的編碼後，經過插值、低通濾波，取樣率變換後進行GMSK調製，而後再經過數字上變頻將基帶信號混頻到中頻信號，再通過帶通濾波後送D/A轉換器輸出中頻信號（或射頻信號）。以上這些工做所有是在FPGA內經過Verilog HDL編程實現.
在基於FPGA設計的高速數字化無線通訊接收機中，A/D轉換器前的中頻信號（或射頻信號）經過帶通採樣、帶通濾波後發生頻譜搬移，把信號搬移到一個新的中頻信號，對此新中頻信號進行數字下變頻，混頻後獲得I、Q兩路基帶信號，而後進行GMSK解調，再經過抽取、低通濾波，實現取樣率變換後經過位同步、抽樣判決以及適當的解碼，最終恢復出發射機中信源的原始碼元。以上這些工做也所有是在FPGA內經過Verilog HDL編程實現。
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PS:補充說明一下，最近老有人舉報公衆號，我也反思了幾天，因爲我的精力有限，確定在各個方面有所疏忽，在這裏向你們道歉，可是個人初心一直沒變，那就是但願你們能用最少的精力獲得最適合的學習資料和方法，在這個過程當中，我發的任何資料都沒有收取一毛錢費用。你們在後臺留言的問題和資料，我也第一時間竭盡我我的的能力幫助你們，我沒有太多奢求，只但願大哥/大姐高擡貴手（再舉報就封了），有任何問題能夠在後臺留言，涉及到侵權或者其餘方面問題的，我會第一時間將該文章刪除道歉，因此求您別再舉報了！謝謝了！（鞠躬）
本文分享自微信公衆號 - OpenFPGA（OpenFPGA）。
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