EDA的Verilog語言編寫16進制計數器

這個能夠有，另外送一個同步低電平復位端 module counter( input rst_n, input clk, output reg [3:0] dout ); always @ (posedge clk) begin if(!rst_n) dout<=4'd0; else dout<=dout+4'd1; end endmodule

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