IC設計基礎系列之CDC篇2：clock domain crossing(CDC) (二 跨時鐘域設計的潛在問題）

來自：http://blog.sina.com.cn/s/blog_72c14a3d0101fj3z.html 一般來講，如果設計中存在有多個時鐘域，那麼就必然會存在跨時鐘域的timing path。如果對跨時鐘域的timing path處理不當，則容易導致亞穩態，glitch，多路扇出，重新聚合等等問題，導致設計不能穩定工作或者就根本不能正常工作。 1. 亞穩態 對時序邏輯電路來說，一個DFF的

>>阅读原文<<