第2章 SystemVerilog斷言

2.1什麼是斷言？  一個斷言是一個檢查你設計的規範，你要確保永不違反。如果規範被違反，您希望看到失敗。  下面給出一個簡單的例子。每當FRAME_無效（即變爲高）時，最後數據相位（LDP_）必須被置位（即變爲低）。這種檢查對於糾正給定接口的功能是必不可少的。 SVA語言被精確設計來處理這種時域情況。正如我們將在Sect中看到的那樣。 SVA建模比Verilog容易得多。還要注意，斷言在時間域中起

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