Systemverilog語言（1）

Course Overview assertions(斷言)：檢查時序非常有效；週期段、跨時鐘域檢查。 2.systemverilog構建testbench的一般環節： 3.Soc design flow (1):Regression：違規測試；新加的功能不會影響原來的功能。 (2):DFT：design for test.主要爲了測試芯片是否有物理缺陷。 (3):納米級線延時可能比邏輯延時更大。

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