Verilog經過鎖相環實現倍頻,分頻,相位偏移

       PLL的英文全稱是Phase Locked Loop，即鎖相環， 是一種反饋控制電路。 PLL對時鐘網絡進行系統級的時鐘管理和偏移控制， 具備時鐘倍頻、分頻、相位偏移和可編程佔空比的功能。對於一個簡單的設計來講， FPGA整個系統使用一個時鐘或者經過編寫代碼的方式對時鐘進行分頻是能夠完成的， 可是對於稍微複雜一點的系統來講， 系統中每每須要使用多個時鐘和時鐘相位的偏移，且經過編寫代碼

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