N+0.5分頻器的verilog實現

上篇文章中主要講了一下奇數分頻的實現，本篇文章說明一下N+0.5分頻器如何設計。本篇文章以5.5分頻爲例進行說明。對於N+0.5分頻，沒有辦法實佔空比爲50%，所以咱們實現佔空比爲1/(N+0.5)的分頻器，即在0.5個週期實現高電平便可。設計 先說一種設計思路：經過兩個分頻時鐘的與操做實現。兩個分頻時鐘的佔空比均爲（N+1）/(2*N+1),對於5.5分頻電路來說，其佔空比爲6/11，不過這兩個

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