Cadence網表算法

推丸菌在公司聽取小弟彙報時，那廝說網表有問題，OrCAD原理圖導出，Allegro PCB導入，結果有個節點連不上，但是在原理圖上是同樣的網絡名。有妖氣啊！ 看了他的原理圖，我覺得很生氣——太不規範了，難怪會出現錯誤。但是爲了多種兼容，也不得不做各種妥協~想到這裏我也不生氣了。原版原理圖就不貼出來了，推丸菌在這裏模擬一下。哦，對了，以下所有案例均基於Cadence 17.2版本。 那麼貓膩出來了，

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