cadence allegro原理圖DRC，生成網表與導入PCB

前言   allegro的原理圖設計和PCB設計用的是兩款軟件。而連接兩款軟件的橋樑是一種叫網表（netlist）的東西。網表記錄了原理圖中所以的元器件，元器件封裝以及網絡連接。 原理圖規則檢查（DRC）   在生成網表之前肯定需要一個完全正確無誤的原理圖，因此先對原理圖進行規則檢查。   回到原理圖根目錄界面，選中原理圖文件   點擊Tools ->Design rule check，彈出以下窗

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