Verilog實現加法器

1）半加器 實現兩個一位的二進制數相加的邏輯電路稱爲半加器。半加器是不帶進位輸入的，只需要輸入兩個一位的加數a,b，輸出和sum，有進位輸出cout，其真值表如下： 得出邏輯關係式： sum = a^b; // ^表示a和b的異或，當輸入a和b相同（即a,b同時取0或者同時取1）時，sum=0，當a,b取值不同（a=0,b=1或a=1,b=0）時,sum= 1 cout = a&b；//a，b同時

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