Vivado仿真信號無輸出問題

時間 2021-01-10

標籤 fpga verilog 仿真器简体版

原文原文鏈接

問題描述第一次用vivado仿真，發現有的模塊有信號，有的沒有信號，而且詭異的是，把相同文件越往上層移動，信號就能顯示出來，如圖，很多沒有信號輸出。一開始以爲vivado自帶仿真軟件不好用，換了modlesim還是一樣。原因仿真時只加載被添加到仿真窗口的信號，如果需要查看其它模塊，尤其是底層模塊中的內部信號時，添加信號後需要重新仿真解決方法 1、先將需要查看的信號添加到仿真窗口（如上圖中沒

>>阅读原文<<

相關標籤/搜索

每日一句

每一个你不满意的现在，都有一个你没有努力的曾经。