FPGA筆試3

答： 答： 答：可以看到第一個代碼裏面state和out都是時序邏輯，而第二份代碼，out是組合邏輯，組合邏輯有可能產生競爭與冒險，即輸出產生毛刺，時序邏輯則不會，另外，組合邏輯裏面，當檢測到state==0時，會立刻輸出out，然而時序邏輯要等到下一個時鐘才能輸出out，即組合邏輯要比時序邏輯早一拍輸出。 答：從題目中的圖中可以看出，輸入輸出的結果如下表 現在題目要求數據吞吐量提高四倍，所以解決

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