數字電路基礎

題目：數制轉換

R進制數轉換爲十進制數：按權展開，相加

十進制數轉化爲R進制數：整數部分，除R取餘法，除到商爲0爲止。小數部分，乘R取整法，乘到積爲0爲止。

二進制數轉化八進制數：三位一組，整數部分左邊補0，小數部分右邊補0。反之亦然。

二進制數轉化十六進制數：四位一組，整數部分左邊補0，小數部分右邊補0。反之亦然。

題目：邏輯函數及其化簡

公式法

卡諾圖法

題目：什麼是冒險和競爭，如何消除？

下面這個電路，使用了兩個邏輯門，一個非門和一個與門，原本在理想狀況下F的輸出應該是一直穩定的0輸出，可是實際上每一個門電路從輸入到輸出是必定會有時間延遲的，這個時間一般叫作電路的開關延遲。並且製做工藝、門的種類甚至製造時微小的工藝誤差，都會引發這個開關延遲時間的變化。

 

 

    實際上若是算上邏輯門的延遲的話，那麼F最後就會產生毛刺。信號因爲經由不一樣路徑傳輸達到某一匯合點的時間有先有後的現象，就稱之爲競爭，因爲競爭現象所引發的電路輸出發生瞬間錯誤的現象，就稱之爲冒險，FPGA設計中最簡單的避免方法是儘可能使用時序邏輯同步輸入輸出。

1. 加濾波電容，消除毛刺的影響
2. 加選通訊號，避開毛刺
3. 增長冗餘項，消除邏輯冒險。

題目：用與非門等設計一個全加法器

 

題目：MOS邏輯門

與非門：上並下串（上爲PMOS，下爲NMOS）

或非門：上串下並（上爲PMOS，下爲NMOS）

反相器（上爲PMOS，下爲NMOS）

練習：畫出Y = A·B + C的CMOS電路圖

    Y = (A·B + C)」 = ((A·B)’·C’)’，一個反相器，兩個而輸入與非門。

題目：用D觸發器帶同步高置數和異步高復位端的二分頻的電路，畫出邏輯電路，Verilog描述。

1 reg     Q;
2 always @(posedge clk or posedge rst)begin
3 if(rst == 1'b1)
4     Q <= 1'b0;
5 else if(set == 1'b1)
6     Q <= 1'b1;
7 else
8     Q <= ~Q;
9 end

題目：ASIC中低功耗的設計方法和思路（不適用於FPGA）

1. 合理規劃芯片的工做模式，經過功耗管理模塊控制芯片各模塊的Clock，Reset起到控制功耗的目的。
2. 門控時鐘（Clockgateing）：有效下降動態功耗
3. 多電壓供電：經過控制模塊的電壓來下降功耗
4. 多閾值電壓

 

轉載請註明出處：NingHeChuan（寧河川）

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