Verilog練習一【奇數分頻器】
練習：實現50%佔空比的5分頻web //5分頻，佔空比爲50%
module clk_div_5(Clk_in, Rst_n, Clk_out);
input Clk_in;
input Rst_n;
output Clk_out;
reg [2:0] cnt, cnt1;
reg clk_p, clk_n;
parameter CNT_M = 3'd4,//N-1
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