Vivado防止信號被綜合掉的三種方法

大俠好，歡迎來到FPGA技術江湖，江湖偌大，相見即是緣分。大俠可以關注FPGA技術江湖，在「闖蕩江湖」、"行俠仗義"欄裏獲取其他感興趣的資源，或者一起煮酒言歡。   今天給大俠帶來了Xilinx Vivado設計中防止信號被綜合掉的三種方法，話不多說，上貨。   1、 信號前面將keep  hierarchy選擇YES ，或者選擇soft（在綜合時保持層次），這樣有利於你從模塊中找到你想抓取的信號

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