【FPGA_003】vivado 綜合後查看原理圖，多個模塊被綜合掉

問題：vivado 綜合後查看原理圖，多個模塊被綜合掉 首先明確一個觀點，你的模塊被綜合掉，一定確定以及肯定是你的設計出了問題，比如，例化，連線，輸入輸出等信號定義 不要去尋找防止綜合的辦法，沒有用。 不被強制綜合，會更難發現你的設計哪裏出了問題 原因就是： 頂層例化，連線忘記定義 廢了我好長時去找原因，剛開始我只查找連線連上了沒，但是沒有看連線是否定義，orz~ 寫代碼要逐漸形成流程習慣，形成習

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