使用Verilog實現FPGA偶數/奇數分頻電路設計並使用modelsim仿真

本人地大14級師兄，如果有學弟學妹搜到這個評論一個唄！ 一、設計要求 編寫VerilogHDL程序，實現如下功能： 輸入時鐘信號和復位/信號，實現4分頻/5分頻，佔空比爲1:1.   二、設計思路 1.偶數分頻 假設爲N分頻，計數到N/2-1時，時鐘翻轉、計數清零，如此循環就可以得到N（偶）分頻   2.奇數分頻（佔空比爲50%） (1)假設爲N分頻，取一個進行上升沿觸發的模N計數，觸發時鐘翻轉後

>>阅读原文<<