ISE中Xilinx全局時鐘系統的設計
http://blog.sina.com.cn/s/articlelist_3220214395_0_1.html ISE中Xilinx全局時鐘系統的設計 在使用QuartusII設計Altera的FPGA時，對於時鐘的考慮一般很少。我們想得到一個固定頻率的時鐘，無非就是將晶振從某個時鐘管腳輸入：若晶振頻率即爲期望頻率，則可以直接使用；若與期望頻率不符，則調動IP核生成PLL，配置PLL的
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