Systemverilog語言（5）-------Procedural statements and Routiness

1.outline SV裏面對task和function進行加強。 2. task and function 支持自增自減，但是很可能會產生race； 支持邏輯判斷符，當比較元素含x或z時，最終返回的結果是x或z； x或z只能在表達式的右側，在左側時則無法判斷； 3.inside 用於定義某個值得範圍； 4.強制轉換(tpye,size,sign) size `(exp) 5. loop veri

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