STA靜態時序分析/Formality形式化驗證

轉載自http://blog.sina.com.cn/s/blog_a55a710c0102vcwm.html 1.    靜態時序分析STA 對於仿真而言，電路的邏輯功能的正確性可以由RTL或者門級的功能仿真來保證；其次，電路的時序是否滿足，通過STA（靜態時序分析）得到。兩種驗證手段相輔相成，確保驗證工作高效、可靠地完成。時序分析的主要作用是查看FPGA內部邏輯和佈線的延時，確保其是否滿足設計

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