Verilog基礎知識

Verilog基礎知識 模塊 Verilog HDL語言的基本單元爲模塊（module），一個模塊代表一個特定功能的電路，它的基本結構爲： 模塊調用 調用的語法格式爲： 模塊名<參數列表>實例名(端口列表); 如需多次調用： 模塊名<參數列表>實例名1(端口列表1)； <參數列表>實例名2(端口列表2); … 還可以使用陣列調用方式： 模塊名<實例陣列名>陣列邊界; 端口對應方式 1、 端口位置對

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