Modelsim-Quartus調用modelsim後重新修改Verilog文件在modelsim重編譯出錯問題解決辦法

問題描述：        在用quartus進行RTL設計時，大家通常會設置仿真工具爲modelsim。在進行時序仿真時，quartus直接調用modelsim仿真。但是發現原來設計的rtl文件出錯而進行修改後，直接在modelsim下編譯出現報錯。通常只用關閉當前modelsim仿真，從新在quartus中打開仿真並調用modelsim。我們發現，quartus重新調用打開modelsim這一方

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