Verilog（ModelSim）小收穫

寫在最前面：做什麼事都要冷靜，心態平和 Everything will be easy. [email protected](*) : [email protected](*)裏面的敏感變量爲*，意思是說敏感變量由綜合器根據always裏面的輸入變量自動添加，不用自己考慮 只能這樣賦值：reg[5:0] mark = 6'b100110； 賦初值需要直接在後面寫，不能像c語言一樣先定義再賦。另外v

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