Verilog HDL能幹啥？
Verilog HDL的特色：node
-
可描述順序執行或並行執行的程序結構 -
用延遲表達式或事件表達式來明確地控制過程的啓動時間 -
經過命令的事件來觸發其餘過程的激活行爲或中止行爲 -
提供了條件/循環等邏輯控制結構 -
提供了可帶參數且非零延續時間的任務程序機構 -
提供了用於創建表達式的算術運算符、邏輯運算符和位運算符 -
實現了完整的表示組合邏輯基本元件的原語 -
提供了雙向通路和電阻器的描述 -
可創建MOS器件的電荷分享和衰減模型 -
可經過結構性語句精確地創建信號模型
在學習Verilog HDL以前，先明確一下FPGA的設計抽象層次：web
基本程序結構
module module_name(port_list)
//聲明各類變量、信號
reg //寄存器
wire //線網
parameter //參數
input //輸入信號
output //輸出信號
inout //輸入輸出信號
function //函數
task //任務
....
//程序代碼
initial assignment
always assignment
module assignment
gate assignment
UDP assignment
continous assignment
endmodule
啓示：描述的是模塊，其本質是數字電路：編程
-
組合邏輯電路模塊：組合邏輯電路的特色是輸入的變化直接反映了輸出的變化，其輸出的狀態僅取決於輸入的當前的狀態，與輸入、輸出的原始狀態無關。微信
-
時序邏輯電路模塊：時序電路具備記憶功能。時序電路的特色是：輸出不只取決於當時的輸入值，並且還與電路過去的狀態有關。時序邏輯電路又稱時序電路,主要由存儲電路和組合邏輯電路兩部分組成。app
數據類型及運算符
變量名
變量名相似C語言，以一組字母、數字、下劃線和$符號的組合，且首字符須爲字母或者下劃線。如編輯器
input ctrl_1;
數據類型
將四種基本數據類型整理成一張導圖：svg
其中須注意的是，對於memory型存儲單元進行讀寫，須指定地址，如：函數
reg[15:0] addr; //定義addr爲16位位寬的存儲器變量
addr = 1; //ok
reg addr[15:0]; //定義addr爲1位位寬的16個存儲器變量
addr = 1; //錯誤
addr[0] = 1; //正確
//又如：
reg[15:0] addr[3:1]; //定義3個位寬爲16位存儲器
addr[1] = 16'h0 //16'指定位寬，h 表示16進制，0
addr[2] = 16'b011 //b表示二進制
對於parameter變量的實用價值可讀性比較好理解，那麼可維護性怎麼體現呢？工具
熟悉C語言編程的，聯想一下宏，若是宏變了，有宏的地方全替換，這裏parameter變量做用相似，如：佈局
module Decode(A,F);
parameter Width=1, Polarity=1;
……………
endmodule
module Top;
wire[3:0] A4;
wire[4:0] A5;
wire[15:0] F16;
wire[31:0] F32;
Decode #(4,0) D1(A4,F16);
Decode #(5) D2(A5,F32);
Endmodule
常量
parameter定義常量，那麼對於常數，整型常量即整常數有如下四種進製表示形式:
-
二進制整數(b或B) -
十進制整數(d或D) -
十六進制整數(h或H) -
八進制整數(o或O)
數字表達方式有如下三種:
-
<位寬><進制><數字>這是一種全面的描述方式。 -
<進制><數字>在這種描述方式中,數字的位寬採用缺省位寬(這由具體的機器系統決定,但至少32位)。 -
<數字>在這種描述方式中,採用缺省進制十進制。
x和z值
在數字電路中,x表明不定值,z表明高阻值。不肯定是啥？高阻又是啥？記住verilog描述的數字電路，那麼對於一個模塊的I/O就有多是高阻，或者狀態不肯定。
負數:
一個數字能夠被定義爲負數,只需在位寬表達式前加一個減號,減號必須寫在數字定義表達式的最前面。注意減號不能夠放在位寬和進制之間也不能夠放在進制和具體的數之間。
-8'd7 //-號直接放在最前面
8'd-7 //這樣則不正確
實數
實數可用十進制方式表述或者科學計數法描述，如：
//十進制表示
1.0
20.234
//科學計數法表示
6e-4
模塊端口
-
input:模塊從外界讀取數據的接口，在模塊內 可讀不可寫 -
output:模塊向外部輸出數據的接口，模塊內部 可寫不可讀 -
inout：可讀寫數據，數據雙向流動。
學習硬件描述語言，必定要時刻記住，這是描述的是電路，風格類C，但不是C！
表達式及運算符
和C語言相似，運算符也有三種：
-
單目運算符(unary operator):能夠帶一個操做數,操做數放在運算符的右邊。 -
二目運算符(binary operator):能夠帶二個操做數,操做數放在運算符的兩邊。 -
三目運算符(ternary operator):能夠帶三個操做,這三個操做數用三目運算符分隔開。
對於運算符，整理了一張導圖：
大部分與C語言相似，除了等式運算符、位拼接運算符、縮減運算符，這裏放點例子方便理解：
//縮減運算符
reg [3:0] B;
reg C;
C = &B;
//至關於：
C =( (B[0]&B[1]) & B[2] ) & B[3];
//位拼接運算符
{a,b[3:0],w,3’b101}
//至關於：
{a,b[3],b[2],b[1],b[0],w,1’b1,1’b0,1’b1}
運算符優先級：
賦值語句
-
非阻塞(Non_Blocking)賦值方式， 如 b <= a; 加粗是非阻塞的含義 -
塊結束後才完成賦值操做。 -
b的值並非馬上就改變的。 -
這是一種比較經常使用的賦值方法。 -
阻塞(Blocking)賦值方式，如 b = a; -
賦值語句執行完後,塊才結束。 -
b的值在賦值語句執行完後馬上就改變的。 -
可能會產生意想不到的結果。
塊語句
塊語句有兩種，一種是begin_end語句，一般用來標識順序執行的語句，用它來標識的塊稱爲順序塊。一種是 fork_join語句，一般用來標識並行執行的語句，用它來標識的塊稱爲並行塊。
順序塊
-
塊內的語句是按順序執行的，即只有上面一條語句執行完後下面的語句才能執行。 -
每條語句的延遲時間是相對於前一條語句的仿真時間而言的。 -
直到最後一條語句執行完，程序流程控制才跳出該語句塊。
begin
語句1;
語句2;
......
語句n;
end
並行塊
-
塊內語句是同時執行的，即程序流程控制一進入到該並行塊，塊內語句則開始同時並行地執行。 -
塊內每條語句的延遲時間是相對於程序流程控制進入到塊內時的仿真時間的。 -
延遲時間是用來給賦值語句提供執行時序的。 -
當按時間時序排序在最後的語句執行完後或一個disable語句執行時，程序流程控制跳出該程序塊。
fork
語句1;
語句2;
.......
語句n;
join
流控語句
流控語句風格與C語言相似，僅僅須要注意的有下面幾點：
-
if 語句別忘了考慮else的狀況，如忘了處置則最終硬件會最終產生意想不到的後果 -
多條語句在條件內部須要用begin/end對包起來。 -
case語句與C語言也有default分支，實際使用注意處置default分支
結構說明語句
Verilog語言中的任何過程模塊都從屬於如下四種結構的說明語句：
-
initial說明語句：只執行一次 -
always說明語句 ：是不斷地重複執行 -
task說明語句 -
function說明語句
對於task/function的不一樣點，使用時須要注意：
-
函數只能與主模塊共用同一個仿真時間單位，而任務能夠定義本身的仿真時間單位。函數的定義不能包含有任何的時間控制語句，即任何用＃、@、或wait來標識的語句。 -
函數不能啓動任務，而任務能啓動其它任務和函數。 -
函數至少要有一個輸入變量，而任務能夠沒有或有多個任何類型的變量。 -
函數返回一個值，而任務則不返回值。 -
函數的目的是經過返回一個值來響應輸入信號的值。任務卻能支持多種目的，能計算多個結果值，這些結果值只能經過被調用的任務的輸出或總線端口送出 -
在函數的定義中必須有一條賦值語句給函數中的一個內部變量賦以函數的結果值，該內 部變量具備和函數名相同的名字。
系統函數和任務
在Verilog HDL語言中每一個系統函數和任務前面都用一個標識符$來加以確認,有這些系統函數和任務。
rtoi, setup, skew, setuphold, strobe, time, timefoemat, width, write, $recovery,
按字面意思理解，須要用到時查詢手冊便可。
編譯預處理
宏定義 `define
用法：
`define 標識符(宏名) 字符串(宏內容)
如：
//相似C宏替換
`define signal hello
與C語言宏相似，除了關鍵字不同，也支持嵌套。組成宏內容的字符串不可以被如下的語句記號分隔開的，下面幾點須要注意：
-
註釋行
-
數字
-
字符串
-
確認符
-
關鍵詞
-
雙目和三目字符運算符
「文件包含」處理`include
用法：`include 「文件名」
四點說明：
-
一個`include命令只能指定一個被包含的文件，若是要包含n個文件，要用n個`include命令。注意下面的寫法是非法的`include"aaa.v""bbb.v" -
`include命令能夠出如今Verilog HDL源程序的任何地方，被包含文件名能夠是相對路徑名，也能夠是絕對路徑名。例如：'include"parts/count.v" -
能夠將多個`include命令寫在一行，在`include命令行，只能夠出空格和註釋行。 -
若是文件1包含文件2，而文件2要用到文件3的內容，則能夠在文件1用兩個`include命令分別包含文件2和文件3，並且文件3應出如今文件2以前
時間尺度 `timescale
`timescale命令用來講明跟在該命令後的模塊的時間單位和時間精度。使用`timescale命令能夠在同一個設計裏包含採用了不一樣的時間單位的模塊。用法：
`timescale<時間單位>/<時間精度>
//模塊中全部的時間值都表示是1ns的整數倍
//1ns/ps：1納秒/脈衝
`timescale 1ns/1ps
注意：若是在同一個設計裏，多個模塊中用到的時間單位不一樣，須要用到如下的時間結構：
-
用`timescale命令來聲明本模塊中所用到的時間單位和時間精度。 -
用系統任務$printtimescale來輸出顯示一個模塊的時間單位和時間精度。 -
用系統函數 realtime及%t格式聲明來輸出顯示EDA工具記錄的時間信息。
條件編譯命令
`ifdef、`else、`endif
這與C語言用法相似，這裏就不贅述了。
總結一下
Verilog HDL的語法與C語言的語法相似，可是必定要意識到Verilog HDL描述的是電路，光有代碼還不夠，器件可能運行的結果並非代碼想要的效果。另外要注意理解並行的概念，這裏的並行是硬件在時鐘驅動真的同時按照所設計的邏輯運行。一些重要的概念：
-
阻塞〔Blocking〕和非阻塞〔Non-Blocking〕賦值的不一樣 -
順序塊和並行塊的不一樣 -
塊與塊之間的並行執行的概念； -
task和function的概念。
那麼最好的學習辦法是什麼呢？寫代碼、仿真、綜合、優化佈局佈線，挖坑、踩坑、填坑，在錯誤中總結，漸進明晰、不斷實踐總結。
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參考資料:
《夏宇聞-Verilog經典教程》，如須要本電子書，關注後發送Verilog，可領取pdf。
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