ISE Design Suite 14.7創建一個Xilinx工程

File \ New Project，彈出如下界面 按下圖介紹更改後點擊「next」 => 「finish」 新建一個Verilog文件 填寫文件名稱後，點擊「next」=>「next」=>「finish」 建立三個文件，並將其中之一設置爲頂層文件，見下圖 對兩個非頂層文件進行語法檢查 對頂層文件進行語法檢查雙擊「Synthesize - XST」 出現」Process 「Synthesize -

>>阅读原文<<