Xilinx ISE Design Suite 仿真使用圖文教程
1.軟件打開後界面 2.選擇new project 3.填寫文件名，文件夾等。完成後點擊next，next，finish 4.選擇project\new source 5.選擇verilog module 輸入文件名compare.v ,然後點擊next，next，finish 6.將程序換爲你需要的程序之後，點擊保存文件，然後使用Check Syntax檢查語法 7.成功之後，顯示如下圖. 8.
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