一文解決關於建立時間和保持時間的困惑

公衆號【TechDiary】，專注技術分享，手把手教你成爲技術大神 之前介紹數字電路復位信號設計的文章中有提到過很多次建立時間、保持時間的概念，事實上建立/保持時間（setup time & hold time）是同步電路設計中基石一般的存在，因此也成爲各大IC公司筆面試當中的必考題。當然剛入門FPGA方向的同學可能對這個概念陌生一點，但是如果想要在FPGA方向有所研究的話，處理建立保持時間違例（

>>阅读原文<<