Xilinx差分輸入時鐘100Ω終端電阻設置

最近在調試一個項目，ZYNQ需要接收100Mhz的差分時鐘，剛開始沒有在ZYNQ裏面設置終端100Ω電阻，有出現ZYNQ內部的鎖相環無法穩定的鎖住時鐘，PLL的locked引腳在不拉高的情況下，用示波器看到的輸入到ZYNQ的時鐘波形爲： clk_p端：（可以看到只有500mv左右） clk_n端：（可以看到有2v左右） 在ZYNQ裏面設置了終端電阻後：（可以看到變爲了1.5V左右） 設置的方式如下

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