FPGA——zhixin培訓 Day_03——任意奇偶分頻+自動售貨機

A、任意奇偶分頻 設計背景： 上一篇已講分頻，但其爲偶數分頻，佔空比只爲1：1；有時候需要奇數分頻，本文所介紹的就是任意奇偶分頻。 二、設計需求： 利用verilog語言編寫代碼使其可任意分頻。 如奇數分頻：實現5分頻；高電平佔用3個時鐘週期；低電平佔用兩個時鐘週期。 系統架構圖： 思路與方案：   四、代碼： 0   module divide(clk,rst_n,clk_out); 1 2  

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