DC學習（2）綜合的流程

一：邏輯綜合的概述 synthesis = translation + logic optimization + gate mapping 1：Translation 主要把描述RTL級的HDL語言，在約束下轉換成DC內部的同意用門級描述的電路，以GTECH或者沒有映射的ddc形式展現 2：logic optimization 邏輯優化，就是把統一用門級描述的電路進行優化，例如把路徑調整一下，門改

>>阅读原文<<