DC綜合簡單總結
綜合分爲三個部分：Synthesis= Translate + Mapping + Optimization。app 一、 Translate是將 HDL轉化爲GTECH庫元件組成的邏輯電路，這步經過read_verilog進行（verilog代碼），verilog代碼被讀入後，將會被自動translate。GTECH是獨立於工藝庫的通用元件庫。這個時候能夠用write -output ./un
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