內容主要摘自如下兩個連接：
如今FPGA編譯器都支持verilog有符號運算的綜合，而且綜合後的有符號數都是以補碼形式存在，明白點說，就是編譯器能夠自動把有
符號數編碼成補碼形式。具體在有符號數處理過程當中注意那些點，
一、有符號二進制加減法原理
有符號數一般以2的補碼形式來表示。圖1列出了4位二進制表示法所對應正負數。進一步觀察，咱們發現兩種類型數的加減法是同樣的，
作加法和減法就是 在數輪上按正時鐘轉轉或按反時鐘轉。比方說，1001+0100，意味着從1001按照順時鐘方向移動4個位置，其結果
爲1101。在無符號數類型中，它 表明（+9）+（+4）=+13；而在有符號數類型中，它則表明（-7）+（+4）=-3。
從數輪上看，如果加法所得的結果溢出了，那麼也就是穿越了數輪的臨界點。注意這個臨界點對於無符號數和有符號數來講，是不同
的：無符號數，是介於1111和0000之間；有符號數，則是介於0111和1000之 間。
物理加減法的行爲正好和數輪的移動相似。只要全部的運算子和結果具備相同的位寬，那麼有符號數或無符號數的形式就可用於相同的
電路。比方說，設a、b和sum都是8位信號，表達式
1 sum = a+ b;
不管這些信號被轉譯成有符號數或無符號數，它都會引用相同的硬件且使用相同的二進制表示法。這種現象在其餘算術運算中也是正確
的（可是它不可用於非算術運算中，比方說有理數運算或溢出標誌位的生成）。
圖1 4位二進制數輪
二、位擴展
此外，當運算子或其結果的位寬不一樣時，咱們須要注意區分符號類型。由於不一樣的符號類型須要擴展方式是不一樣的。
（1）對於無符號數，前置一個0，即所謂的零擴展位；
（2）對於有符號數來講，須要前置n個所謂的符號擴展位。
舉個例子，設a和sum爲8位信號，b爲4位信號即b3b2b1b0。表達式
1 sum = a + b
須要將b擴展爲8位。若是是無符號數形式，那麼b擴展爲0000_b3b2b1b0；若是是有符號數形式，那麼b擴展爲 b3b3b3b3_b3b2b1b0。
上述表達式所引用的硬件包括位寬擴展電路和加法器。由於對於有符號數和無符號數來講，擴展電路是不一樣的；因此對上面表達式，有
符號數和無符號數形式，要使用不一樣的硬件實現。
三、Verilog-1995中的有符號數
在Verilog-1995中，只有integer數據類型被轉移成有符號數，而reg和wire數據類型則被轉移成無符號數。因爲integer 類型有固
定的32位寬，所以它不太靈活。咱們一般使用手動加上擴展位來實現有符號數運算。下面的代碼片斷將描述有符號數和無符號數的運算：
01 reg [7:0] a, b;
02 reg [3:0] c,
03 reg [7:0] sum1, sum2, sum3, sum4;
04 . . .
05 // same width. can be applied to signed and unsigned
06 sum1 = a + b;
07 // 寄存器c高位自動擴展0
08 sum2 = a + c;
09 // 高位手動擴展0
10 sum3 = a + {4{ 1'b0 }, c};
11 // 高位手動擴展符號位
12 sum4 = a + {4{c[3]}, c};
在第一條語句中，a、b和sum1有相同的位寬，所以不管是轉譯成有符號數仍是無符號數，它都將引用相同的加法器電路。
在第二條語句中，c的位寬僅爲4，在加法運算中，它的位寬會被調整。由於reg類型被做爲無符號數看待，因此c的前面會被自動置入0擴展位。
在第三條語句中，咱們給c手動前置4個0，以實現和第二個表達式同樣的效果。
在第四條語句中，咱們須要把變量轉譯成有符號數。爲了實現所需的行爲，c必須擴展符號位到8位。沒有其餘的辦法，只好手動擴展。
在代碼中，咱們重複複製c的最高位4次（4{c[3]}）來建立具備擴展符號位的8位數。
四、Verilog-2001中的有符號數
在Verilog-2001中，有符號形式也被擴展到reg和wire數據類型中。在定義時加一個關鍵字signed，能夠按照下面的方式定義：
input signed [ 7:0] a, b;
output signed [15:0] c;
wire signed [15:0] x;
reg signed [15:0] y;
使用有符號數據類型， 第2節所述代碼能夠被改寫爲：
1 reg signed [7:0] a, b;
2 reg signed [3:0] c;
3 reg signed [7:0] sum1, sum4;
reg signed [10:0] sum5;
4 . . .
5 // same width. can be applied to signed and unsigned
6 sum1 = a + b;
7 // automatic sign extension
8 sum4 = a + c;
sum5 = a + c;
第一條語句將引用一個常規的加法器，由於a、b和sum1具備相同的位寬。
第二條語句，全部的右手邊變量都具備signed數據類型，c被自動擴展符號位到8位。所以，無需再手動添加符號位,即便sum5位
寬與a和c都不同也是會自動擴展到11位的。
五、有符號數與無符號數據混合使用
在小型的數字系統中，咱們一般能夠選用有符號數或者無符號數。然而，在一些大型的系統中，會包括不一樣形式的子系統。Verilog
是一種弱類型語 言，無符合變量和有符號變量能夠在同一表達式中混用。根據Verilog的標準，只有當全部右手邊的變量具備
signed數據類型屬性的時候，擴展符號位才被執行。不然，全部的變量都只擴展0。考慮下面的代碼片斷：
1 reg signed [7:0] a, sum;
2 reg signed [3:0] b;
3 reg [3:0] c;
4 . . .
5 sum = a + b + c;
因爲c不具備signed數據類型屬性，所以右手邊的變量b和c的擴展位爲0。
Verilog有兩個系統函數，$signed和$unsigned()，用以將括號內的表達式轉換爲signed和unsigned數據類型。比方說，
咱們能夠轉換c的數據類型，
1 sum = a + b + $signed(c);
如今，右手邊的全部變量都具備signed數據類型屬性，所以b和c將擴展符號位。
在複雜的表達式中，混用signed和unsigned數據類型將引入一些微妙的錯誤，所以應當避免混用。若是真的頗有必要，那麼
表達式須要保持簡單，同時通用轉換函數，以確保數據類型的一致性。
須要補充的是$signed和$unsigned是能夠綜合的。
五、對於有符號的移位運算「>>」，高位是補0的
例子：對輸入a,b取平均值，而後賦值給c輸出
always @(posedge clk)
c<=(a+b)>>1;
1.a,b均爲無符號數，結果正確
2.a,b中一個爲有符號數(a)，另外一個爲無符號數(b),編譯器會自動將無符號數(b)轉換成有符號數，這樣就成了2個有符號數
之間的運算了，結果是個有符號數，此時
1>若是a+b結果爲正數(最高位爲0)，那麼結果正確
2>若是a+b結果爲負數（最高位爲1），那麼結果錯誤，由於移位運算新移入的位將用0來填補，此時負數將變爲正數，顯然錯誤。
因此綜上，在進行有符號數運算的時候，最好像以下這樣寫：
reg signed [3:0] a;
reg signed [3:0] b;
reg signed [3:0] c;
always @(posedge clk)
c<=(a+b)/2;
這樣就能夠避免沒必要要的錯誤。