verilog 有符號數運算

1）以前的筆記寫過《補碼探討》，可知在FPGA綜合成電路的時候最底層都是以補碼的形式在運算，正數的補碼就是自己，負數的補碼要取反+1。

（2）那麼Verilog中編程的時候對編程人員來講，其實想不到如今的編譯器(Quartus II 9.1和ISE10.1沒有問題，更高的版本應該更加能夠了)都支持verilog有符號運算的綜合了。在定義時直接加上signed便可，以下：

　　　input  signed [7:0] a, b;
　　　output  signed [15:0] c;
　　　wire signed [15:0] x;

　　　reg signed [15:0]y;

　　很明顯，這種採用signed定義的狀況，能夠避免手動轉換帶來的麻煩，同時能夠節省不少開發時間

（3）當使用移位運算「>>」進行1/2倍運算時，需注意：

verilog中最簡單的加減乘除運算對於有符號數和無符號數實際上是有很大區別的，現總結幾點以下： 

例子：對輸入a,b取平均值，而後賦值給c輸出

     always @(posedge clk)

        c<=(a+b)>>1;

 

1.a,b均爲無符號數，結果正確

 

2.a,b中一個爲有符號數(a)，另外一個爲無符號數(b),編譯器會自動將無符號數(b)轉換成有符號數，這樣就成了2個有符號數之間的運算了，結果是個有符號數，此時

1>若是a+b結果爲正數(最高位爲0)，那麼結果正確

2>若是a+b結果爲負數（最高位爲1），那麼結果錯誤，由於移位運算新移入的位將用0來填補，此時負數將變爲正數，顯然錯誤。

 

因此綜上，在進行有符號數運算的時候，最好像以下這樣寫：

reg signed [3:0] a;

reg signed [3:0] b;

reg signed [3:0] c;

 always @(posedge clk)

c<=(a+b)/2;

這樣就能夠避免沒必要要的錯誤