verilog中有符號數表示方法

常量表示：   Verilog中表示有符號的二進制表示時，是其補碼數值。例$signed(2'b1111_1111)即表示十進制-1. 有符號數的表示方法有兩種: 在變量定義時,用signed定義,例如reg signed [7:0] a. 使用$signed()作強制類型轉換,例如$signed(a). Verilog會自動進行符號的擴展。有號數與無號數的混合計算：不要在同一個verilog敘述

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