FPGA筆記記錄
軟核：綜合前的RTL模型 固核：帶有平面規劃信息的網表、FPGA實現的 硬核：經過信息驗證的設計版圖、專用集成電路實現的 vivado使用流程：選芯片、setting選IP核 always @(sl or a or b )//表示只要sl、a、b有一個變化就執行下面的語句 #1、#2//表示門輸入到輸出延遲1個或者2個單元 synthesis（綜合），表示將邏輯表達式轉化爲與或非等門 ‘bz表示高
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