FPGA學習之路——FIFO讀寫

在300000多ps時，PLL模塊初始化完成，能夠看到clk_20m,clk_100m,clk_sdram的波形了。spa 新建IP核FIFOblog clk_20m        隊列 （rdclk）ci 讀FIFO時鐘it sdram_wr_ack   table (rdreq)class FIFO讀請求信號sed sys_data_in     請求 (data)im FIFO讀出的數據 c

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