乘法器專題研究（內含所有類型乘法器）

乘法器的verilog HDL設計彙總 1、移位相加乘法器的設計：  其大致原理如下： 從被乘數的最低位開始判斷，若爲1，則乘數左移i（i=0,1...(WIDTH-1)）位後，與上一次和相加；若爲0，則乘數左移i位後，以0相加。直至被乘數的最高位。   優點：佔用的資源較少，在低速信號處理中有廣泛的應用 。缺點：串行乘法器的速度比較慢，一個結果輸出需要花費多個時鐘週期，在高位寬乘法運算中尤爲明顯

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