基於FPGA的TDC(數字時間轉換)設計

額，老師讓做一個TDC的計時模塊用FPGA，那就做唄。。。 首先說一句，我在做的過程中發現有些人說vivado不太可以做TDC的後仿，我自己試着發現是可以的，當然也許我其實是錯的 哈哈哈 先不管了。 首先上一張後仿的圖  大家不要在意我的傻吊命名。我設置的起始和結束信號之間的差值是21ns，那我最後的結果是多少呢 （5-1）*4+（37+27）*76/1000=20.864ns 我不知道精度算不算

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