基於FPGA的簡易數字時鐘

         基於FPGA的可顯示數字時鐘，設計思路爲自底向上，包括三個子模塊：時鐘模塊，進制轉換模塊，led顯示模塊。所用到的FPGA晶振頻率爲50Mhz，首先利用它獲得1hz的時鐘而後而後獲得時鐘模塊，把時鐘模塊輸出的時、分、秒輸入到進制轉換模塊後獲得十進制的值再輸入到led顯示模塊，該工程已經在FPGA開發板上親測可用。異步        下圖爲模塊示意圖（實際工程中並無採用原理圖的輸入

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