Vivado 自定義AXI-IP 16bit 加法器 覈實驗

第一步：          新建一個自定義的HDL模塊，本實驗新建一個16位加法器，保存爲test.v,代碼如下 module test(   input [15:0] a,   input [15:0] b,   input clk,   output reg [15:0] sum    );  [email protected](posedge clk)  begin   sum  <= a

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