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FPGA時序約束的一些基本概念
時間 2020-12-30
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時序約束
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1、在約束時,有4個常見的概念: Cell:指在fpga內部的功能模塊,比如 寄存器,存儲器塊等; Pin:指的是每個模塊的輸入輸出引腳; Net:指連接各個Pin之間的網絡; Port:實際指的就是fpga的物理輸入輸出管腳。即你在工程頂層文件定義的輸入輸出管腳。 在實際鏈路中的位置如下圖所示: 2、Tskew 時鐘偏斜 Tskew:指時鐘從同一個源時鐘clk出發到源寄存器reg1 和目的寄存器
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