verilog第六週實驗要求

verilog第六週實驗要求 第六週(10.29—11.04):web 設計一個帶使能端 3-8 譯碼器。svg 設計一個具備清零功能的按鍵計數器，對按鍵進行計數並顯示，能夠採用Verilog或C語言，設計 實現方式不限。code 1,門級描述(程序以下)xml module _3to8decode(A1,A2,A3,E,Y);input input A1,A2,A3,E; //定義輸入信號同步

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