用vivado進行FPGA時序仿真練習

一.任務目標 設計一個能求出一個32bit字中兩個相鄰0之間最大間隙的電路。給出HDL設計及testbench描述，綜合後的時序仿真結果及分析說明。 二.設計代碼 module homework( gap,clk,clr,data ); input clk,clr; input [31:0]data; output [4:0]gap; reg [4:0] gap; reg [4:0] cnt_k;

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