verilog編寫的自動售貨機，使用狀態機實現。

時間 2021-01-04

標籤 verilog 售貨機 quartus modelsim 简体版

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基於verilog的自動售貨機，平臺爲：quartues，仿真：altera-modelsim。項目要求利用FPGA實現自動售貨機的核心控制部分。說明如下： 1.核心控制部分的時鐘輸入爲50MHz。 2.外部復位輸入爲低電平有效的復位。 3.自動售貨機能夠輸入的錢數只有0.5元和1元，輔助設備將以脈衝的形式提供給核心控制部分（脈衝寬度爲50MHZ的一個時鐘週期）。 4.當輸入的錢數剛好等於2.5

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