關於時鐘偏差（Clock Skew）和時鐘抖動（Clock Jitter）
時鐘偏差（Clock Skew） 對於T：如果對於①處採樣的一個輸入IN，第二個時鐘週期在④處採樣，一定程度改善了電路 對於Thold：對於①處採樣的一個輸入IN，第二個時鐘週期在④處採樣，如果3處的採樣在④就輸出了，那麼就會得到錯誤的結果，④處本應該得到①處的數據 對於另一種情況： 對於T有負面的影響，但是對於Thold沒有影響，因爲④已經到來 對於以上兩個情況，選擇 <0 的情況更好，因爲當T
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