LAB 4

實驗4： a. 內容： 步驟：新建項目和BDF文件，保持項目名稱和頂層設計名稱相同；編寫verilog代碼創建譯碼器模塊，併爲其創建符號；在BDF文件中調用創建的符號，完成電路設計；根據手冊分配管腳，不用的管腳設置爲三態；編譯下載電路，觀察現象；進行部分編譯，觀察RTL視圖及其內部電路結構；創建VWF文件，利用Node Finder添加觀測信息，設置時鐘激勵並進行仿真；新建SignalTap文件並

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